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VHDL中的透明错误的注入及仿真技术 1、简介 差错建模及仿真要求一个电路具有自由差错模式的干扰。当一个设计者用Verilog语言进行仿真时，一旦门电路被用作其中，这种干扰可以在系统的内部仿真出来。然而，VHDL电路系统中并没有建立门电路模型。基于VITAL的仿真，可以假设这种基本的门电路已经存在，但是目前这种大的商业环境下，这种仿真模式根本不存在。这就导致了一种特定形式的形成：数字系统被特指为VHDL，而差错建模只能使用Verilog网络表。 为了对一个明确的电路模型产生一定量干扰，为再次进行仿真，许多新技术被用作为VHDL系统中的差错仿真。这包括使用一些额外的控制线或用一些非规范的参数来影响门电路的工作状态。每当电路的这种干扰可以自动产生时，通过一些测试语句或一些垃圾语句可以对干扰建模。这种技术有以下三个缺点：1）用于差错仿真的网络表和自由差错仿真生成的网络表并不完全一样；2）这些差错必须被网络表中的变量或信号激活;3)并不是所有的差错都能被模拟出来。
