四路分接器的设计

四路分接器的设计

文档编号:TX326 文档字数:15196,页数:31

摘要
数字复接技术是数字通信网的一门基础技术。它发展到20世纪80年代已经趋于成熟，它不仅是与信源编码、数字传输、数字交换相并列的专门技术，而且还是网同步中的帧调整，线路集中器中的线路复用及数字交换中的时分接续等技术的基础。一个数字复接系统由数字复接器、数字分接器和传输信道共同构成。
本文提出了基于FPGA技术实现数字复接系统的设计中有代表性的较简单的四路同步分接器系统总体设计。数字分接器的作用主要是将数字复接器复接后经过传输的到达接收端口的信号进行解复接的操作，将信号还原。这次设计Max+plusII软件来进行仿真设计。相对VHDL文本的输入方法，本设计采用了原理图输入法来完成设计，提高设计的效率。
迄今为止，很少用FPGA来实现复接器专用芯片的设计，所以本次设计有它的设计意义与研究价值。

关键词：四路分接器，VHDL， Max+plusII
ABSTRACT

Digital multiplexing technology is a digital communications network based on a technology. When the 80's years of the 20th century it have become more mature, and it is not only the technical expertise along with a source coding, digital transmission, digital switching, but also the division basis of the use in the frame synchronization network adjustment, line concentrator reuse of lines and digital switching follow-up of technologies such as time. A digital multiplexer is made up with the digital multiplexer system, the digital distribution and the transmission channel . In this paper, it’s a digital multiplexer system based on FPGA technology to achieve a system of the four-way synchronization system design Demultiplexer which is design simpler and more representative . The mainly useful of Digital Demultiplexer will be that the signal ,which had been multiplexered by the digital multiplexer and after it transmission through the signals channel and reach the receiving , access the operation of demultiplexing, the signal will be reduction. The design used the Max + plusII design simulation software . Relative VHDL text input method, experimental schematic used to complete the design input to improve the efficiency of the design. To date, people unusually use FPGA to achieve the Digital multiplexing technology design, so the design of the significance have its design and research value.

Keywords: Digital Demultiplexer , VHDL, Max+plusII

摘要 I
ABSTRACT II
第1章引言 1
1.1 课题设计的历史及发展前景 1
1.2 研究内容 2
第2章开发平台及语言介绍 3
2.1 MAX＋PLUS II介绍 3
2.2 FPGA介绍 5
2.3 VHDL介绍 6
第3章四路分接器 8
3.1 数字分接器原理框图 8
3.2 位同步时钟信号的提取 9
3.3 帧同步信号的提取 10
3.4 时序信号恢复 10
3.5分路器模块 10
第4章四路分接器的建模 12
4.1系统功能要求 12
4.2 四路同步分接器的功能框图模型 13
第5章同步分接器的设计 14
5.1各部分功能模块的原理图 14
5.1.1 32位输出的串/并变换电路模块 14
5.1.2 时序信号恢复模块 15
5.1.3 分路器模块的原理图 18
5.1.4 串/并、并/串变换器模块的原理图 20
5.2顶层原理图的建立 22
5.2.1时序仿真 23
5.3 设计中遇到的问题 23
第6章结束语 25
致谢 26
参考文献 27

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